COMP3222/9222 Practice Problem Specification

COMP3222/9222 Practice Problem  Specification

Given an 8-bit number A, design and implement a circuit that determines whether A is divisible by 3 or not.

Your circuit should be connected to the components of the DEO/DE1 board as illustrated below:

SW7-SWO-

SW9 ·

KEY0

KEY1

A

S

Resetn

clk

divby3

circuit

R

Done|

Div3

8、DEO:LEDG7-LEDGO

DE1:LEDR7-LEDRO

DE0: LEDG8

DE1:LEDR8

DEO: LEDG9

DE1:LEDR9

Your circuit should operate as follows:

· When KEYO=Resetn is pushed,the Div3 and Done outputs should be deasserted and

the circuit placed into a state in which it waits for the operator to assert the start signal

s via switch SW9.

The operator loads an 8-bit number Aby setting switches SW7-SW0.Whatever

number is set will be loaded on rising clock edges while s is deasserted. The clk is controlled by push button KEY1.

When s is asserted, the circuit determines whether  A is divisible by 3. One way of doing

so is to repeatedly subtract 3 from A until the amount remaining is less than 3.If the amount remaining is 0, then A is divisible by 3, otherwise it is not.

When the calculation is finished, the Done signal connected to LEDG8 on the DEO board and LEDR8 on the DE1 board is to be asserted.IfAis divisible by 3, the Div3 output

signal connected to LEDG9 on the DEO board and LEDR9 on the DE1 board should also

be  asserted.

The Done(and Div3) signal remains asserted until the operator deasserts s. This should cause the circuit to be placed into the initial reset state again.

Output R, connected to LEDG7-LEDGO on the DEO board and LEDR7-LEDRO on the DE1 board, is used to show the amount of A remaining before, during and after the

calculation.

The timing diagram for four calculations is illustrated below:

smolsenWndom               Etr-[y3ssf(Re-0m1

You are provided with a Quartus Project Archive with pin assignments that map the circuit to the board you are using. The archives are named divby3-DEn-exam.qar, whereby you

should use the archive named for the board you are using n=0 for DEO and n=1for DE1.The archive contains the outline of the top-level design entity for this problem, called divby3.(To facilitate testing, do not modify the top-level ENTITY description for divby3..) The archive

contains the waveform file used to generate the timing diagram above. The archive also

includes  a  bitstream  for  the  working  circuit,  named  divby3-soln.sof,  in  the output  files          subdirectory.

Please ensure you download and use the correct archive for the board you are using!

Submission

You are required to submit:

1. [5 marks]A neat & legible listing of the pseudocode  for this problem and a neat & legible sketch of your initial ASM chart for your design. Please take care with Mealy & Moore

type outputs. Upload a SINGLE PDF,JPG or PNG format file containing your answer using the WebCMS submission tab for Part 1.of the exam.

2. [4 marks]A neat&legible sketch of the datapath for your design. The sketch MUST

indicate the name of all signals as used in your VHDL description and correspond with the names used in your refined ASM chart of3.Your datapath sketch MUST indicate the

number of bits used for each signal and the size ofall components. Upload a SINGLE PDF,  JPG or PNG format file containing your answer using the WebCMS submission tab for Part

2.of the exam.

3. [3 marks]A neat&legible sketch ofa refined copy of your ASM chart from 1indicating  the names of signals used to control or controlled by the FSM.This diagram MUST use the same signalnames and state names as usedin yourVHDL,descrintion and MUST indicate  the state transitions and outputs of the control path. Upload a SINGLE PDF,JPG or PNG

format file containing your answer using the WebCMS submission tab for Part 3.of the

exam.

4. [18 marks]A Quartus Project Archive of your completed design. To facilitate testing, do not modify the top-level ENTITY description for divby3.Upload a SINGLE QAR format

file containing your answer using the WebCMS submission tab for Part 4.of the exam.

Your    solution   will   be   marked    according   to   the    following    scheme:

a.   [15 marks] Still testing and debugging VHDL code -we will assess the completeness and correctness of your description

b.  [2 marks] Simulation complete - make sure we have your waveform file in the directory as we will check your simulation progress

c.   [1 marks] Implementation complete - we will test your design on the board

Disclaimer

This Practice Exam is representative of the type of problem, environment, and materials permitted during the COMP3222/9222 Practical Exam. The actual exam may contain

substantially different instructions, including problem specifications, submission requirements, and marking schemes.