1.  In the last problem set, we performed some initial “calibrations” of the IBM 90-nm process. In this problem set, we will complete the task, extracting impor- tant capacitance and effective resistance information for our simplified RC-delay transistor model.

(a) Following the procedure discussed in class, find the gate capacitance per unit device width (in fF/µm).

(b) Following the procedure discussed in class, find the effective resistance for both the nMOS and pMOS for unit device width (in Ωµm).

(c) Find the approximate junction cap per unit device width for a contacted dif- fusion. Please come up with your own simulation approach for this. You should have different values for the rising and falling cases as well as for n-diffusion and p-diffusion.

2. Consider an inverter sized 8 µm/4 µm in our IBM 90-nm technology driving a

100 fF capacitive load.

(a) In Spectre, drive the input with a saturate ramp waveform going from VDD  = 1.2V to ground with a slew time of 25 psec and then returning to VDD  some time later, also with a slew time of 25 psec. Find the total switching energy dissipated by the inverter for both transitions.  By comparing your result with CVD(2)D , esti- mate the fraction of this energy that has come from crowbar current. To do these calculations, you might want to make sure of the integ function that is available to you in the Calculator in the Analog Design Environment.

(b) Please repeat (a) for an input slew time of 500 psec. Comment on the differ- ences.

3.  Consider the static CMOS circuit shown below.  Please assume 2fF/µm of gate loading for the devices and that the load capacitance at the end of the path is 1 pF. The unit width nFET resistance is 4kΩµm, while the unit width pFET resistance is 8kΩµm.  A minimum device width is 1µm.  Please ignore source- drain diffusion capacitances and overlap capacitances; that is, worry only about the gate input capacitances.

’0’

4*W2

W1

A

4*W2

W1

W2

W1

2*W3

            D

W3

(a) Assume that W1  is fixed at 1µm, but you are free to tune W2  and W3 .  Size the devices (approximately) so that the delay from A rising to D falling (and the delay from A falling to D rising) are minimum and estimate the delay of your sized network.

(b) Now assume that you are free to insert an even number of inverters into the