This lab introduces the idea of the pipelining technique for building a fast CPU. The students will obtain experience with the design implementation and testing of the first four stages (Instruction Fetch, Instruction Decode, Instruction Execute, Memory) of the five-stage pipelined CPU using the Xilinx design package for FPGAs. It is assumed that students are familiar with the operation of the Xilinx design package for Field Programmable Gate Arrays (FPGAs) through the Xilinix tutorial available in the class website.

1.   Pipelining

As described in lab 4

2.   Circuits of the Instruction Fetch Stage

As described in lab 4

3.   Circuits of the Instruction Decode Stage

As described in lab 4

4.   Circuits of the Execution Stage

Referring to Figure 1, (8.5) in the third cycle the first instruction entered the EXE stage. The ALU performs addition, and the multiplexer selects the immediate. A letter “e” is prefixed to each control signal in order to distinguish it from that in the ID stage. The second instruction is being decoded in the ID stage and the third instruction is being fetched in the IF stage. All the four pipeline registers are updated at the end of the cycle.

5.   Circuits of the Memory Access Stage

Referring to Figure 2, (8.6) in the fourth cycle of the first instruction entered the MEM stage. The only task in this stage is to read data memory. All the control signals have a prefix “m” . The second instruction entered the EXE    stage; the third instruction is being decoded in the ID stage; and the fourth instruction is being fetched in the IF     stage. All the five pipeline registers are updated at the end of the cycle.

Figure 1 Pipeline execution (EXE) stage

Figure 2 Pipeline memory access (MEM) stage

6.   Table 1 lists the names and usages of the 32 registers in the register file. Table 1 MIPS general purpose register

7.   Table 2 lists some MIPS instructions that will be implemented in our CPU Table 2 MIPS integration instruction

8.   Initialize the first 10 words of the Data memory with the following HEX values: A00000AA

10000011

20000022

30000033

40000044

60000066

70000077

80000088

90000099

9.   Write a Verilog code that implement the following instructions using the design shown in Figure 2. Write a        Verilog test bench to verify your code: (You have to show all the signals written into the MEM/WB register and output from EX/MEM register in your simulation outputs)

instruction

lw $2, 00($1)

lw $3, 04($1)

lw $4, 08($1)

lw $5, 12($1)

comment

# $2 ß memory[$1+00]; load x[0]

# $3 ß memory[$1+04]; load x[1]

# $4 ß memory[$1+08]; load x[2]

# $5 ß memory[$1+12]; load x[3]