Hello, dear friend, you can consult us at any time if you have any questions, add WeChat: daixieit

CSSE4010 – Digital System Design

Prac 4 - Finite State Machine

NOTE: Things can take time. So be prepared with the lab activity, do all the preliminary designs and as much implementation as you can beforehand.

Design Task

Design a sequence detector that  raises  an  output Z  a flag for two clock  periods when the  input sequence is 11001. The detector must continue checking the serial input while the flag Z is raised (detect overlapping sequences, such as  …110011001… and raise the flag twice in this case).  Each time the flag is raised it should retain at high for two clock periods. Design the sequence detector as synchronous FSM(s).

There might be several approaches to achieve the above functionality.   Draw state diagrams and discuss your solutions with a tutor before attempting to code in VHDL. You must have an optimised state diagram before start implementing. State any assumptions you make.

Approach 1 – use a single FSM. This is the most primitive approach and you might see that if one wants to keep the flag raised for more clock periods and also if the overlap length of the sequence increases, the additional states required in this approach will grow exponentially and thus, doesn’t scale well.

Approach  2  –  using  interacting  FSMs  (covered  in  the  tutorial  of  week  6).  Whenever  there  are separate  sequential tasks,  such  as  detecting the  sequence  and  keeping  the  flag  high  for  2  clock periods in this case, you could have two FSMs operating in parallel, driven by the same clock (i.e. synchronous). Use FSM1 for detecting the sequence, FSM2 for rising and holding the flag. You will need to generate a signal from  FSM1 to start  FSM2 early enough to  make them interactive. Also think about the most appropriate model (Meely or Moore) for FSM1 and  FSM2.   Get  your  paper design verified by a tutor.

You  should  present  and  analyse  both  approaches  in  your  report  in  terms  of  state  diagrams. However, you are only required to implement and test approach 2 in VHDL.

1.    Implement   approach  2  above  in  VHDL  using  two  interacting  FSMs.  You  can  use  any abstraction level as you wish. You can either let the tool to do state assignments or you could  make  your  own  state  assignments  based  on  the  heuristic  rules  mentioned  in  the lectures. The inputs to your top-level entity should be:

•    Clock – the clock signal

•    Input – the serial bit pattern in

•    F – the sequence detection output flag

•    Reset – asynchronous reset input (should be active low)

2.    Simulate  your  design  and  test  exhaustively  for  correct  functionality.  Make  sure  all  state transitions are operational.   Your testbench  should generate the  clock and the input test sequence  and  you  should  demonstrate  at  least  one  non-overlapping  detection  and  one overlapping detection in your output.

3.    Testing with the FPGA board is optional for this lab.

Marking Criteria

The  pracs  in  this  course  are   marked  to  a  specific  criteria.  This   means  you   must  demonstrate sufficient  understanding  and  functionality  and  the  marking  will  be  done  according  to  the  rubric provided below. You must attempt each prac (i.e., a report must be received by the due date) to pass the course. All designs VHDL code used must be your own work. You are NOT permitted to use other  VHDL  code  sources,   unless  directed  to.   Plagiarism  is  unacceptable  and   please  read  and understand     the     School     Statement     on      Misconduct,     available     on     the     ITEE      website at:http://www.itee.uq.edu.au/itee-student-misconduct-including-plagiarism . To   avoid   problems make sure that your VHDL code is the product of your work and do not let anybody else 'reuse'your code.